CMOS反相器電路解析
一、電路原理圖與物理版圖
CMOS反相器由NMOS和PMOS晶體管組成，其電路原理圖和物理版圖如下圖所示。物理版圖相當(dāng)于MASK圖形，集成電路制造基于此圖形，經(jīng)光刻、生長、注入等工藝逐層實(shí)現(xiàn)。因此，任何電路圖最終需轉(zhuǎn)換為物理版圖供生產(chǎn)。
CMOS反相器實(shí)際剖面圖如下，展示了其層疊結(jié)構(gòu)。
通常，VDD與VBBp連接且接至VDD，作為PMOS的源端；VBBn與GND連接并接地，充當(dāng)NMOS的源端。隨著工藝尺寸縮小，為節(jié)省面積，VBBp和VBBn不再與每一門電路的VDD和GND連接，而是每隔幾個(gè)電路連接一次。不過，這會(huì)導(dǎo)致襯底偏置電壓（VBS）與源端出現(xiàn)minor電壓差，進(jìn)而改變閾值電壓VT。VBS與VT呈反比關(guān)系：VBS越大，VT越??；VBS越小，VT越大。
對于數(shù)字集成電路工程師而言，了解襯底偏置電壓對VT的影響即可。在先進(jìn)工藝中，為實(shí)現(xiàn)低功耗設(shè)計(jì)，BodyBiasingGenerator（BBG）可微調(diào)偏置電壓，在功耗與性能間做出權(quán)衡。降低VT能提升性能，但會(huì)增加漏電；提高VT可減少漏電，但對性能有負(fù)面影響。
二、電路分析
（一）電路組成與負(fù)載電容
CMOS反相器電路包含一個(gè)負(fù)載電容CL。對于CMOS門電路，其輸出需驅(qū)動(dòng)負(fù)載。一般而言，CMOS門電路的負(fù)載是金屬連線與地之間的電容以及下一級電路輸入柵極與地之間的電容。由于MOSFET是電壓控制電流器件，僅靠電流無法實(shí)現(xiàn)邏輯傳遞。負(fù)載電容在充電和放電過程中，使其節(jié)點(diǎn)在VDD和地電勢間跳變，從而傳遞邏輯數(shù)值。
（二）反相器轉(zhuǎn)移特性曲線
假設(shè)PMOS和NMOS的VT值相同，輸入電壓變化引起的輸出電壓變化曲線（反相器轉(zhuǎn)移特性曲線）如下：
A區(qū)域：當(dāng)輸入電壓Vin在0V到VTN之間時(shí)，NMOS截止，PMOS處于非飽和狀態(tài)，但無電流通路，因此無電流流過，輸出電壓保持不變。
B區(qū)域：Vin在VTN到1/2VDD之間時(shí)，NMOS處于飽和狀態(tài)，PMOS處于非飽和狀態(tài)。由于PMOS的VDS不大，電流較小，電容放電速度較慢。
C區(qū)域：當(dāng)Vin在1/2VDD附近時(shí)，NMOS和PMOS同時(shí)處于飽和狀態(tài)，放電速度突然增大。此時(shí)，PMOS很快達(dá)到飽和狀態(tài)（VDS增加），而NMOS很快達(dá)到非飽和狀態(tài)（VDS減少），隨后進(jìn)入D區(qū)域。
D區(qū)域：Vin在1/2VDD到接近（VDD-VTP）的區(qū)間時(shí)，NMOS處于非飽和狀態(tài)，PMOS處于飽和狀態(tài)。由于NMOS的VDS不大，電流較小，電容放電速度較慢。
E區(qū)域：當(dāng)Vin大于VDD-VTP時(shí)，PMOS截止，無電流通路，輸出電壓固定在0V。
從上述特性可見，輸入電壓為VDD時(shí)，輸出電壓為0V；輸入電壓為0V時(shí)，輸出電壓為VDD，滿足反相器的邏輯關(guān)系。
（三）輸入電壓與電路電流的關(guān)系
分析表明，當(dāng)輸入電壓小于NMOS的VT或大于VDD-|VTP|時(shí)，電路幾乎不產(chǎn)生電流。僅在中間區(qū)間，才會(huì)產(chǎn)生較大電流，尤其當(dāng)兩個(gè)管子均處于飽和狀態(tài)時(shí)。這種特性意味著電路在不發(fā)生狀態(tài)翻轉(zhuǎn)時(shí)幾乎不消耗電流，而一旦發(fā)生翻轉(zhuǎn)，借助NMOS和PMOS的互補(bǔ)性，可迅速實(shí)現(xiàn)狀態(tài)轉(zhuǎn)換，進(jìn)而提升電路性能。
通過以上分析，深入理解CMOS反相器的電路原理和特性，有助于在數(shù)字集成電路設(shè)計(jì)中更好地運(yùn)用和優(yōu)化反相器，以實(shí)現(xiàn)高性能、低功耗的電路設(shè)計(jì)。
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