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  • MOS管構(gòu)成的開關(guān)電流電路延遲線的設(shè)計方法介紹
    • 發(fā)布時間:2024-08-05 18:29:22
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    MOS管構(gòu)成的開關(guān)電流電路延遲線的設(shè)計方法介紹
    本文分析了第二代開關(guān)電流存儲單元存在的問題,提出了改進(jìn)方法,并設(shè)計了延遲線電路。此電路可以精確地對信號進(jìn)行采樣并延遲任意時鐘周期。解決了第二代開關(guān)電流存儲單元產(chǎn)生的誤差,利用此電路可以方便地構(gòu)造各種離散時間系統(tǒng)函數(shù)。
    1、第二代開關(guān)電流存儲單元分析
    第二代開關(guān)電流存儲單元,在φ1(n-1)相,S1,S2閉合,S3斷開,晶體管M連成二極管形式,輸入電流ii與偏置電流I之和給柵源極間電容C充電。隨著充電的進(jìn)行,柵極電壓vgs達(dá)到使M能維持整個輸入電流的電平,柵極充電電流減至零,達(dá)到穩(wěn)態(tài),此時M的漏極電流為:
    MOS管開關(guān)電流電路延遲線
    在φ2(n)相,S1,S2斷開,S3閉合,此時輸出端電流為:
    MOS管開關(guān)電流電路延遲線
    Z域傳輸函數(shù)為:
    MOS管開關(guān)電流電路延遲線
    綜上可看出,晶體管M既作為輸入存儲管又作為輸出管,輸出電流i0僅在φ2相期間獲得。
    2、延遲線
    從結(jié)果來看,由于時鐘饋通誤差和傳輸誤差的存在,第二代開關(guān)電流存儲單元(以下簡稱基本存儲單元)輸出波形嚴(yán)重失真,尤其是級聯(lián)后的電路失真更加嚴(yán)重,無法應(yīng)用到實際中,所以,設(shè)計延遲線電路。
    電路原理如下:電路是一個由N+1個并聯(lián)存儲單元組成的陣列,且由時鐘序列控制。在時鐘的φ0。相,存儲單元M0接收輸入信號,而單元M1提供其輸出。類似的,在φ1相,單元M1接收輸入信號,單元M2提供其輸出。這個過程一直持續(xù)到單元MN接收其輸入信號,單元M0提供其輸出信號為止,然后重復(fù)循環(huán)。顯然,每個單元都是在其下一個輸入之前一個周期,即在其前一個輸出相N個周期(NT)之后,提供輸出信號。如取N=1,則延遲線是一個反相單位延遲單元,或連續(xù)輸入信號時,它是一個采樣保持電路,此時,延遲線電路和基本存儲單元相同。請注意,對于循環(huán)的N-1個時鐘相,每個存儲單元既不接收信號也不提供信號。在這些時刻,存儲晶體管上的漏電壓值變化到迫使每個偏置電流和保持在其有關(guān)存儲晶體管中的電流之間匹配。給出Z域傳輸函數(shù)為:
    MOS管開關(guān)電流電路延遲線
    用基本存儲單元級聯(lián)延遲N個周期,則需要2N個基本存儲單元級聯(lián),并且電路的時鐘饋通誤差和傳輸誤差會隨著N的增加越來越嚴(yán)重,到最后原信號將淹沒在誤差信號中。延遲線電路若要實現(xiàn)信號延遲N個時鐘周期,則需要N+1個并聯(lián)存儲單元組成,并且需要N+1種時序。由于這種電路結(jié)構(gòu)不需要級聯(lián),所以并不會像基本存儲單元級聯(lián)那樣使得時鐘饋通誤差和傳輸誤差越來越大。但是時鐘饋通誤差和傳輸誤差仍然存在,以下給出解決辦法。
    3、時鐘饋通誤差及傳輸誤差的改善
    3.1 時鐘饋通誤差的改善
    改善時鐘饋通誤差可采用S2I電路。它的工作原理為:在φ1a相,Mf的柵極與基準(zhǔn)電壓Vref相連,此時Mf為Mc提供偏置電流JoMc中存儲的電流為ic=I+ii。當(dāng)φ1b由高電平跳變?yōu)榈碗娖綍r,由于時鐘饋通效應(yīng)等因素造成Mc單元存儲的電流中含有一個電流誤差值,假設(shè)它為△ii,則Mc中存儲的電流為ic=J+ii+△ii。在φ1b相期間,細(xì)存儲管Mf對誤差電流進(jìn)行取樣,由于輸入電流仍然保持著輸入狀態(tài),所以Mf中存儲的電流為If=J+△ii。當(dāng)φ1b由高電平跳變?yōu)榈碗娖綍r,考慮到△ii
    3.2 傳輸誤差的改善
    傳輸誤差產(chǎn)生的原因是當(dāng)電路級聯(lián)時,因為傳輸?shù)氖请娏餍盘?,要想信號完全傳輸?shù)较乱患?,必須做到輸出阻抗無窮大,但在實際中是不可能實現(xiàn)的,只能盡可能地增加輸出阻抗。
    計算出輸出電阻為:
    MOS管開關(guān)電流電路延遲線
    與第二代基本存儲單元相比,輸出電阻增大
    MOS管開關(guān)電流電路延遲線
    倍。結(jié)合S2I電路與調(diào)整型共源共柵結(jié)構(gòu)電路的優(yōu)點(diǎn),構(gòu)造調(diào)整型共源共柵結(jié)構(gòu)S2I存儲單元。
    采用O.5μm CMOS工藝,level 49 CMOS模型對電路仿真,仿真參數(shù)如下:
    MOS管開關(guān)電流電路延遲線
    所有NMOS襯底接地,所有PMOS襯底接電源,所有開關(guān)管寬長比均為0.5μm/O.5 μm。輸入信號為振幅50μA,頻率為200 kHz的正弦信號,時鐘頻率為5 MHz,Vref=2.4 V,VDD=5 V。表1中給出了主要晶體管仿真參數(shù)。
    將原電路按照延遲線的結(jié)構(gòu)連接并仿真,延遲3個時鐘周期(相當(dāng)于6個基本存儲單元級聯(lián)),仿真結(jié)果如圖l所示。
    MOS管開關(guān)電流電路延遲線
    4、結(jié)語
    詳細(xì)分析了第二代開關(guān)電流存儲單元存在的缺點(diǎn),提出了改進(jìn)方法,并設(shè)計了可以延遲任意時鐘周期的延遲線電路,仿真結(jié)果表明,該電路具有極高的精度,從而使該電路能應(yīng)用于實際當(dāng)中。其Z域傳輸函數(shù)為:
    MOS管開關(guān)電流電路延遲線
    在實際應(yīng)用中,該電路可作為離散時間系統(tǒng)的基本單元電路。
    由于開關(guān)電流技術(shù)具有與標(biāo)準(zhǔn)數(shù)字CMOS工藝兼容的特點(diǎn),整個電路均由MOS管構(gòu)成,這一技術(shù)在以后的數(shù)?;旌霞呻娐分袑⒂袕V闊的發(fā)展前景。
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